Layoutverifikation LAYVER

  • DRC - Design Rule Check
  • Prüfung des Layout auf Einhaltung technologischer Regeln
  • LVS - Check Layout Versus Schematic
  • Prüfung des Layout gegen eine mit SPE erzeugte Netzliste inklusive der Parameter
  • Extraktion einer Schaltung aus dem Layout mit parasitären Elementen für eine Postlayout-Simulation
  • Erkennung von logisch äquivalenten Strukturen bei CMOS-Logik
  • frei definierbare Device-Makros auf Basis der Relation von Gebieten im Layout
  • Erkennung und Entfernung von unbenutzten Schaltungsteilen (z.B. in Gate Arrays)
  • voll grafische Ergebnisausgabe und Auswertung mit LAYED
  • Konverter für verschiedene Datenformate (z.B. GDSII,CIF)
  • Toolset zur Manipulation der Layoutdatenbasis (z.B. Umbenennen, Kopieren, Löschen von Gruppen oder Ebenen)
  • Ausgabe von Plots